Pregled bibliografske jedinice broj: 759075
Smanjenje veličine binarnih dijagrama odlučivanja korištenjem graničnih rezultata iz VLSI dizajna
Smanjenje veličine binarnih dijagrama odlučivanja korištenjem graničnih rezultata iz VLSI dizajna // Zbornik radova Elektrotehničkog odjela, 1 (2014), 63-74 (podatak o recenziji nije dostupan, članak, ostalo)
CROSBI ID: 759075 Za ispravke kontaktirajte CROSBI podršku putem web obrasca
Naslov
Smanjenje veličine binarnih dijagrama odlučivanja
korištenjem graničnih rezultata iz VLSI dizajna
(BDD size reduction by means of VLSI design limits)
Autori
Banov, Reni ; Šterc, Davor
Izvornik
Zbornik radova Elektrotehničkog odjela (1849-5621) 1
(2014);
63-74
Vrsta, podvrsta i kategorija rada
Radovi u časopisima, članak, ostalo
Ključne riječi
BDD ; VLSI ; Stablo kvara ; Shannonov razvoj ; poredak variabli
(BDD ; VLSI ; Fault tree ; Shannon decomposition ; variable orders)
Sažetak
Binarni dijagrami odlučivanja (skr. BDD) predstavljaju važnu strukturu podataka za zapisivanje logičkih funkcija u računalima. Njihova primjenjivost u različitim tehničkim problemima posebno dolazi do izražaja zbog efikasnosti algoritama koji su implementirani na njima. Efikasnost zapisa i algoritama vezana je uz problem izbora redoslijeda varijabli u Shannonovom razvoju logičke funkcije. U ovom članku predstavit ćemo teorijsku osnovu problema i pristupe rješavanju koji su proizašli iz sklopova i uređaja za integraciju (skr. VLSI). Neovisno o tome što su neki algoritmi razvijeni na osnovi poznatih graničnih rezultata iz dizajna VLSI sklopova oni su iskoristivi u drugim granama, primjerice u analizi stabla kvara. Algoritmi predstavljeni u ovom radu spadaju u kategoriju egzaktnih algoritama i služe za određivanje redoslijeda u Shannonovom razvoju koji dovodi do minimalne veličine BDD zapisa logičke funkcije.
Izvorni jezik
Hrvatski
Znanstvena područja
Računarstvo
POVEZANOST RADA
Ustanove:
Fakultet elektrotehnike i računarstva, Zagreb
