Naslov
Implementacija profesionalnog modula PID regulatora u FPGA sklopu
(Implemetation of professional modul of PID controller in FPGA frame)

Autori
Čeović, Josip

Vrsta, podvrsta i kategorija rada
Ocjenski radovi, diplomski rad, preddiplomski

Fakultet
Fakultet elektrotehnike i računarstva

Mjesto
Zagreb

Datum
17.07

Godina
2009

Stranica
27

Mentor
Petrović, Ivan

Neposredni voditelj
Kitanov, Andreja

Ključne riječi
PID regulator; efekt zaleta; FPGA; Xilinx; System Generator; Matlab; Simulink; Spartan-3E; Relejni postupak; Tustin
(PID regulator; "wind-up" phenomen; FPGA; Xilinx; System Generator; Matlab; Simulink; Spartan-3E; Relay tuning method; Tustin)

Sažetak
U industrijskim pogonima i u mnogim drugim primjenama upotrebljavaju se regulatori. Regulator je sastavni i bitan dio svakoga složenog upravljanja procesom. Regulator tvori regulacijsko odstupanje e(t) = r(t) − y(t) na osnovi kojeg se, prema određenom algoritmu, određuje u(t) - upravljačka veličina. Posebno mjesto među kontinuiranim regulatorima ima PID (proporcionalno – integracijsko – derivacijski) regulator. U industrijskim postrojenjima najčešće se koristi profesionalni programski modul PID regulatora. U takvom modulu PID regulatora trebale bi biti implementirane mnoge dodatne modifikacije i funkcije. Svaki proces i svaki uređaj ima tehnološka ograničenja. Pri projektiranju regulatora posebno treba voditi računa o ograničenjima izvršnog organa kojemu regulator prosljeđuje upravljački signal. S obzirom da PID regulator sadrži integralni član, on će nastaviti integrirati regulacijsko odstupanje pa izlaz regulatora u(t) može poprimiti vrlo veliku vrijednost. Pri smanjenju regulacijskog odstupanja regulator vrlo sporo izlazi iz ograničenja. Ovaj efekt se naziva “efektom zaleta“ (eng. “wind-up“ phenomen). U ovome radu implementiran je PID regulator sa dodatnom modifikacijom za sprečavanje “efekta zaleta“ na FPGA (eng. Field Programmable Gate Array) sklopu. Određen je matematički model procesa i parametri regulatora. Regulator je diskretiziran i napravljena je blokovska shema pomoću Xilinx Simulink blokova. Provedena je simulacija i nakon nekoliko modifikacija generirana je programska datoteka koja je nakon toga učitana u FPGA sklop.

Izvorni jezik
Hrvatski

Znanstvena područja
Elektrotehnika, Računarstvo, Temeljne tehničke znanosti

POVEZANOST RADA