Naslov
Verifikacija specifikacije procesa programskom simulacijom
(Verification of process specification by programme simulation)

Autori
Bagić, Marina

Vrsta, podvrsta i kategorija rada
Ocjenski radovi, diplomski rad

Fakultet
Fakultet elektrotehnike i računarstva

Mjesto
Zagreb

Datum
16.05

Godina
2001

Stranica
105

Mentor
Kunštić, Marijan

Ključne riječi
verifikacija; simulacija; sdl; fsm
(verification; simulation; sdl; fsm)

Sažetak
Kvalitetan pristup projektiranju složenih komutacijskih sustava zahtijeva preglednu specifikaciju pojedinih funkcija. Jasnoća i jednoznačnost specificiranih modela bitna je kako za pravilno razumijevanje polaznih specifikacija tako i za konkretnu realizaciju samih procesa. U radu su proučene i razrađene međusobne relacije formalnog SDL jezika i programskog jezika C++. Temeljem dobivenih rezultata spoznaje predložen je i realiziran model jezičnog prevodioca koji povezuje navedene jezike. Ponuđeno rješenje testirano je modelu rutera signalizacije, objektu zaduženom za usmjeravanje internih poruka između objekata unutar telefonske centrale.

Izvorni jezik
Hrvatski

Znanstvena područja
Elektrotehnika

POVEZANOST RADA