Naslov
Projektiranje djelitelja frekvencije i fazno-frekvencijskog detektora u 180 nm CMOS tehnologiji
(Design of frequency divider and phase-frequency detector in 180 nm CMOS technology)

Autori
Fogec, Tin

Vrsta, podvrsta i kategorija rada
Ocjenski radovi, diplomski rad, diplomski

Fakultet
Fakultet elektrotehnike i računarstva

Mjesto
Zagreb

Datum
07.07

Godina
2020

Stranica
57

Mentor
Barić, Adrijan

Ključne riječi
fazno siknronizirana petlja ; PLL ; CMOS ; djelitelj frekvencije ; FDIV ; fazno-frekvencijski detektor ; PFD ; D flip-flop
(phase-locked loop ; CMOS ; frequency divider ; FDIV ; phase-frequency detector ; PFD ; D flip-flop)

Sažetak
Tema ovog rada je projektiranje djelitelja frekvencije (FDIV) i fazno-frekvencijskog detektora (PFD). Oba sklopa dio su fazno sinkronizirane petlje (eng. phase-locked loop, skraćeno PLL). U PLL- u se nalaze još: nabojska pumpa, niskopropusni filter, naponski upravljani oscilator, razvodnik niova i regulator radnog omjera. Glavna zadaća PLL-a je dobivanje stabilne izlazne frekvencije. Na ulaz PLL-a potrebno je dovesti stabilnu referentnu frekvenciju iznosa fREF = 2MHz. Izlazna frekvencija iznosi fV CO = 20MHz. Sklop FDIV nalazi se u negativnoj povratnoj vezi gdje se izlazna frekvencija dijeli brojem 10 i iznosi fFDIV = 2MHz. Sklop FDIV je sinkroni djelitelj i sastavljen je od D flip-flop bistabila. FDIV dijeli frekvenciju u dva stupnja: prvo brojem 2 i zatim brojem 5. Signal F DIV se potom uspoređuje s referentnom frekvencijom u sklopu PFD. PFD će na svome izlazu producirati signal pogreške koji upravlja nabojskom pumpom. Ako signal FDIV prethodi signalu F REF onda će sklop PFD na svom izlazu producirati šire dwn impulse. Nabojska pumpa će prazniti kondenzator niskopropusnog filtra zbog čega kontrolni napon VCTRL i izlazna frekvencija iz sklopa VCO padaju čime se smanjuje razlika u fazi ulaznih signala. Suprotno, ako signal FREF prethodi, up impulsi će biti širi i kondenzator niskopropusnog filtra će se nabijati te će izlazna frekvencija porasti. Svi sklopovi PLL-a imaju signal za mirovanje (eng. power down). Kada je signal pd u visokoj razini svi sklopovi ne rade, odnosno struja potrošnje smanjena je 2, 7 puta za sklop FDIV i 6, 58 puta za sklop PFD. Kako bi se provjerila ispravnost rada sklopova PFD i FDIV u minimalnim, nominalnim i maksimalnim uvjetima provedene su tranzijentne analize. Potrebno je simulirati sklopove za različite iznose temperature i napona napajanja te provjeriti jesu li vremena kašnjenja izlaznih signala prevelika. Na kraju projektiranja provedene su top level simulacije cijelog PLL-a.

Izvorni jezik
Hrvatski

Znanstvena područja
Elektrotehnika

POVEZANOST RADA