Naslov
Strukturni model Java procesora
(RTL model of Java processor)

Autori
Pulitika, Zdenko

Vrsta, podvrsta i kategorija rada
Ocjenski radovi, diplomski rad

Fakultet
Fakultet elektrotehnike i računarstva

Mjesto
Zagreb

Datum
19.02

Godina
2004

Stranica
126

Mentor
Vučić, Mladen

Ključne riječi
Java procesor; strukturni model; upravljačka jedinica; Xilinx FPGA
(Java processor; RTL model; CPU control unit; Xilinx FPGA)

Sažetak
Korištenjem postojećih modula razvijen je strukturni model procesora za izvršavanje Java bajt-koda. Razvijena je jedinica za generiranje upravljačkih signala, te sklopovlje potrebno za povezivanje pojedinih modula. Upravljačka jedinica podržava izvođenje Java instrukcija i klasičnih registarskih instrukcija. Prema potrebi modificirani su postojeće module. Razmotrena je mogućnost ubrzavanja rada korištenjem protočnog sklopovlja. Razvijeno je odgovarajuće ispitno okruženje za upravljačku jedinicu i cijeli procesor, provedena simulacija, te izrađena dokumentacija. Modeli su razvijeni u jeziku VHDL, te optimirani za implementaciju na programabilnim logičkim poljima familije SpartanII proizvođača Xilinx. Posebna pažnja posvećena je smanjenju broja ćelija potrebnih za implementaciju.

Izvorni jezik
Hrvatski

Znanstvena područja
Elektrotehnika

POVEZANOST RADA