Naslov
Izvedba dekodera procesora
(Realization of processor's instruction decoder)

Autori
Ivanović, Jura

Vrsta, podvrsta i kategorija rada
Ocjenski radovi, diplomski rad

Fakultet
Fakultet elektrotehnike i računarstva

Mjesto
Zagreb

Datum
25.09

Godina
2003

Stranica
67

Mentor
Vučić, Mladen

Ključne riječi
Java procesor; strukturni model; instrukcijski dekoder; instrukcijski registar; Xilinx FPGA
(Java processor; RTL model; instruction decoder; instruction register; Xilinx FPGA)

Sažetak
Razvijen je referentni i fizički ostvariv model dekodera procesora, te pripadajućeg upravljačkog sklopovlja. Analizirani su pojedini moduli postojećeg stogovnog procesora, te procijenjena opravdanost njihove ugradnje u zadani procesor. Napravljene su izmjene na postojećem sklopovlju, odnosno razvijeno novo sklopovlje. Razvijeno je također i odgovarajuće ispitno okruženje, provedena simulacija, te izrađena dokumentacija. Modele su razvijeni u jeziku VHDL, te optimirani za implementaciju na programabilnim logičkim poljima familije SpartanII proizvođača Xilinx. Posebna pažnja poklonjena je smanjenju broja ćelija potrebnih za implementaciju.

Izvorni jezik
Hrvatski

Znanstvena područja
Elektrotehnika

POVEZANOST RADA