hrvatski

FPGA izvedba procesora s minimalnim skupom instrukcija

Predstavljena je FPGA implementacija procesora s minimalnim skupom instrukcija (MISC – minimal instruction set computer), ostvarena stogovnom arhitekturom. Platforma za implementaciju je porodica FPGA sklopova Spartan-3, firme Xilinx. Širina instrukcijske riječi je 5 bitova, čime je broj instrukcija ograničen na 32, dok je širina podataka 16 bitova. Zbog karakteristika resursa na sklopu i postizanja veće gustoće koda, u jednom retku programske memorije su upakirane tri instrukcije. Procesor koristi tri stoga: podatkovni, povratni i adresni, i svi su dubine 16 riječi. Memorijski elementi izvedeni su pomoću namjenskih resursa sklopa, na način da su stogovi izvedeni kao distribuirani RAM, a programska i podatkovna memorija kao blok RAM. Implementirana je protočna struktura sa četiri faze: dohvat instrukcijskog bloka, dohvat instrukcije iz bloka, dekodiranje i izvođenje. Analizom pojedinih faza identificirali su se kritični putevi, te su zbog toga razvijene tri inačice kako bi se dobila ravnoteža između opsega performansi i brzine izvođenja. Dodatno, više ovakvih jezgri je povezano kroz dijeljeni memorijski prostor čime je omogućena kooperacija tih jezgri i realiziran je sustav s mnogo većom procesnom moći.

MISC; stogovno računalo; Spartan-3; distribuirani RAM; blok RAM; instrukcijski spremnik; protočna struktura; dijeljeni memorijski prostor; kooperacija višestrukih jezgri 94

nije evidentirano