hrvatski

Ugradnja instrukcije množenja na procesoru P16 s minimalnim skupom instrukcija

U okviru završnog rada potrebno je proširiti skup instrukcija procesora P16 uvođenjem nove instrukcije množenja. Procesor P16 ima stogovnu arhitekturu s minimalnim skupom instrukcija. Procesor je potrebno implementirati korištenjem jezika za opis sklopovlja VHDL u tehnologiji logičkih polja, FPGA, porodice Xilinx Spartan 3. Za operaciju množenja iskoristiti sklopovske množače koji su raspoloživi u Spartan 3 arhitekturi. Instrukcija množenja ulaze argumente mora čitati sa vrha adresnog stoga, a rezultat množenja vraća na isti stog prepisivajući preko ulaznih argumenata. Širina ulaznih argumenata je 16 bita, a produkt mora biti izračunat u punoj 32- bitnoj točnosti. Prilikom izvedbe obratiti pažnju da se ne naruše vremenski odnosi protočne strukture izvedbe instrukcija.

procesor s minimalnim skupom instrukcija; MISC; programbilna logička polja; FPGA; Xilinx; P16; VHDL; instrukcija množenja

nije evidentirano