hrvatski

Projektiranje djelila frekvencije u CMOS tehnologiji

U ovom radu projektirano je cjelobrojno djelilo frekvencije za primjenu u sintetizatoru frekvencije za bežične komunikacije na 2.4 GHz prema IEEE 802.11 protokolu korištenjem 180 nm CMOS tehnologije kompanije TSMC. Djelilo se nalazi unutar petlje povratne veze za sinkronizaciju faze. Uloga sintetizatora je generiranje signala lokalnog oscilatora ovisno o odabiru određenog komunikacijskog kanala. Cjelobrojno djelilo dijeli izlazni RF signal u GHz području i na izlazu daje frekvenciju koja se uspoređuje s referentnim signalom s kristalnog oscilatora u području MHz. Cjelobrojni djelitelj je moguće programirati korištenjem digitalne logike u rasponu od 2400 do 2527 uz jedinični korak što obuhvaća sve kanale unutar standarda. Djelilo je projektirano u 3 dijela koje se sastoji od preddjelila, podesivog i programskog brojila. Preddjelilo radi u području GHz i za njegovu izvedbu je korištena strujna logika s naponima visoke i niske logičke razine iznosa redom 1.8 i 1.3 V. Za konačnu realizaciju korišteno je predbrojilo s dvostrukim djeliteljem iznosa 15/16. Podesivo i programsko brojilo izvedeni su redom kao 7 i 8 bitno sinkrono binarno brojilo korištenjem standardnih ćelija u CMOS logici s naponima logičkih razina od 1.8 i 0 V. Realizirani su korištenjem T bistabila s asinkronim ulazima. Za podesivo brojilo je izvedena logika pomoću koje se može programski podesiti djelitelj čime je omogućeno programsko podešavanje izlazne frekvencije.

CMOS ; djelilo ; frekvencija

nije evidentirano